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2024-02-05 537
解决ModelSim仿真中出现的vsim-3033错误
来源：互联网
2023-02-20 23:29:39 159
vsim-3033错误：Instantiation of 'XXXXX' failed. The design unit was not found.
XXXXX是你的工程名。字面含义为XXXXX这个模块实例化失败，因为设计单元没有找到。笔者通过搜寻相关资料，找到一种解决办法。笔者做的工程是通过原理图的形式把各个模块连接在一起，所以问题的关键笔者猜测是因为ModelSim不能正常识别原理图形式。特来分享解决办法，经过笔者验证通过N次。
工具/原料
- Altera Quartus 13.1
- ModelSim 10.1d
方法/步骤
这是我的工程，此处省略一万字。在做ModelSim仿真的时候出现vsim-3033错误。首先，经过Quartus编译通过，在File菜单栏-Create/Update-Create HDL Design File From Current File。
笔者用的是Verilog，所以生成了Verilog文件。用VHDL的童鞋自己验证……笔者没有用过VHDL……
然后会在你当前的工程目录下生成一个跟你顶层文件文件名一样的V文件。例如笔者的顶层文件是BPSK.bdf，然后生成了BPSK.v。
然后把当前的原理图bdf文件移除该工程，然后添加刚才生成的“工程名.v”文件到该工程，并设置成顶层模块。并进行编译。如图。
如果出现错误，应该是你的工程中存在了两个一模一样的模块名，编译软件无法识别。解决办法就是按照刚才说的，要么移除bdf文件，要么更改bdf模块名以避免重复。
这一步是整个解决方法的核心，其原理就是把bdf原理图形式转换成Verilog文件，有钻研精神的童鞋可以打开V文件看一看，实际上就是实例化了原理图中的所有的部件。
然后在进行ModelSim仿真，编写TestBench文件，添加测试文件，此处省略一万字，用过ModelSim的肯定都会。
最后，期待已久的波形，终于显示啦！！
注意事项
- 步骤三是整个问题的核心部分，其原理就是原理图文件转换成普通的文本文件
- 这个方法也有一个缺点，就是每修改一次原理图文件，就得按照这个步骤重新来一次，略显繁琐。
- 本文权当做抛砖引玉，如有更好的解决办法，也请提出宝贵建议
以上方法由办公区教程网编辑摘抄自百度经验可供大家参考！
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